【導(dǎo)讀】在芯片技術(shù)飛速發(fā)展的當(dāng)下，芯片設(shè)計呈現(xiàn)出規(guī)模急劇擴(kuò)張、復(fù)雜度不斷攀升的態(tài)勢。特別是針對人工智能（AI）和高性能計算（HPC）這類對算力要求極高的負(fù)載場景，把所有功能一股腦兒集成在單一平面裸片上，已然成為一項極具挑戰(zhàn)甚至難以實現(xiàn)的任務(wù)。然而，要精準(zhǔn)判斷何時該切換到多裸片（Die）封裝方案，卻并非能輕松做出的決定。
在芯片技術(shù)飛速發(fā)展的當(dāng)下，芯片設(shè)計呈現(xiàn)出規(guī)模急劇擴(kuò)張、復(fù)雜度不斷攀升的態(tài)勢。特別是針對人工智能（AI）和高性能計算（HPC）這類對算力要求極高的負(fù)載場景，把所有功能一股腦兒集成在單一平面裸片上，已然成為一項極具挑戰(zhàn)甚至難以實現(xiàn)的任務(wù)。然而，要精準(zhǔn)判斷何時該切換到多裸片（Die）封裝方案，卻并非能輕松做出的決定。
多裸片技術(shù)的優(yōu)勢已有詳實的行業(yè)論證。該技術(shù)允許設(shè)計人員將不同功能拆分至獨立裸片，有助于提升生產(chǎn)良率；同時可針對部分功能模塊采用成熟且低成本的工藝節(jié)點，在降低成本的同時提高產(chǎn)品可靠性。隨著相關(guān)技術(shù)標(biāo)準(zhǔn)的普及和設(shè)計工具的迭代優(yōu)化，多裸片方案的落地難度已有所降低。此外，面對日益增長的性能需求，以及先進(jìn)工藝節(jié)點流片一次成功率下降的行業(yè)現(xiàn)狀，企業(yè)為保持競爭力、更高效地平衡功耗、成本與可靠性，紛紛開始采用多裸片技術(shù)方案。
推動多裸片封裝發(fā)展的兩大核心驅(qū)動力，源自芯片設(shè)計到制造流程的兩端?！暗谝淮篁?qū)動力是功能解耦，”西門子EDA（Siemens EDA）中央工程解決方案總監(jiān)Pratyush Kamal表示，“裸片的尺寸正變得越來越大，尤其是在先進(jìn)工藝節(jié)點中，其面積已逼近光刻機(jī)的掩膜版尺寸極限——而晶圓制造工藝恰恰受限于掩膜版的規(guī)格。我們正致力于研究Cerebras公司如何通過創(chuàng)新技術(shù)實現(xiàn)跨掩膜版邊界的芯片設(shè)計。目前，行業(yè)內(nèi)也在借助晶圓級封裝技術(shù)達(dá)成類似目標(biāo)，具體包括采用背面重布線層（RDL）等工藝。但對于單片集成設(shè)計而言，掩膜版尺寸始終是一道難以突破的瓶頸。第二大驅(qū)動力則是系統(tǒng)集成。這其中涉及嵌入式穩(wěn)壓器的應(yīng)用，我們正將更多元器件集成到封裝內(nèi)部。從根本上來說，縮小電子設(shè)計的占位面積，就能有效降低功耗、提升性能。正是這兩大因素，共同推動了先進(jìn)封裝技術(shù)的落地應(yīng)用。”
然而，在種類繁多的多裸片技術(shù)路線中，哪一種方案最優(yōu)，始終是一個沒有標(biāo)準(zhǔn)答案的難題。“設(shè)計人員可以選擇采用通用封裝方案，通過UCIe或其他裸片間互聯(lián)技術(shù)，實現(xiàn)兩顆裸片的并排集成；也可以選擇成本更高的先進(jìn)封裝方案，在裸片之間嵌入硅中介層；甚至還能采用2.5D/3D堆疊技術(shù)，實現(xiàn)裸片的垂直堆疊。不同技術(shù)路線的適用門檻存在差異?！笨请娮樱–adence）產(chǎn)品營銷總監(jiān)Mayank Bhatnagar解釋道，“從性能角度來看，如果一款芯片的所有功能能夠在最先進(jìn)的工藝節(jié)點上實現(xiàn)單片集成，那么它無疑能達(dá)到最優(yōu)性能。但這一結(jié)論的成立需要滿足諸多前提條件，而這些條件在多數(shù)實際場景中往往難以全部達(dá)成。這也是為什么高性能計算芯片會率先采用先進(jìn)封裝技術(shù)的原因。理論上，單片集成設(shè)計的性能表現(xiàn)十分可觀，但面對當(dāng)前的AI與HPC負(fù)載，能否實現(xiàn)單片集成本身就是一個巨大的未知數(shù)。即便可以實現(xiàn)單片集成，過大的裸片面積也會導(dǎo)致良率大幅下降。因此，企業(yè)選擇多裸片方案的考量標(biāo)準(zhǔn)，有時并非某一設(shè)計的性能表現(xiàn)，而是能否以經(jīng)濟(jì)可行的方式實現(xiàn)足夠大的芯片規(guī)模?！?/p>
在多數(shù)場景下，促使設(shè)計人員選擇功能解耦的核心動因，是需要在超過單一裸片面積的空間內(nèi)集成更多計算資源，但這一決策還需綜合考量其他因素?！霸O(shè)計人員可能希望復(fù)用芯粒（Chiplet）中的部分知識產(chǎn)權(quán)（IP）核，因為這部分設(shè)計的功能通常較為穩(wěn)定，無需頻繁迭代。”新思科技（Synopsys）產(chǎn)品管理高級總監(jiān)Amlendu Shekhar Choubey表示，“此外，設(shè)計人員還可能需要采用異構(gòu)集成技術(shù)，針對不同功能模塊匹配最適合的工藝節(jié)點。這些因素都會在決策過程中起到關(guān)鍵作用。我們提供的設(shè)計流程，能夠讓系統(tǒng)架構(gòu)師在完成寄存器傳輸級（RTL）代碼或網(wǎng)表設(shè)計之前，就對這些因素進(jìn)行權(quán)衡并做出決策。一旦明確了系統(tǒng)的功能需求與設(shè)計概念，架構(gòu)師便可借助我們的工具流程，結(jié)合目標(biāo)技術(shù)方案的相關(guān)信息開展前期設(shè)計探索。例如，基于初步的功能劃分，判斷多裸片架構(gòu)是否適用；若適用，應(yīng)如何進(jìn)行架構(gòu)設(shè)計與功能拆分，需要權(quán)衡哪些因素；是選擇垂直堆疊、水平集成，還是針對不同裸片采用混合集成方案。在啟動RTL代碼或網(wǎng)表設(shè)計之前，就能對功耗、性能與面積（PPA）的各項指標(biāo)進(jìn)行全面評估，這為架構(gòu)師提供了強(qiáng)有力的支撐，助力其在前端設(shè)計啟動前做出最優(yōu)決策。”
在這一階段，設(shè)計團(tuán)隊需要敲定多項頂層設(shè)計決策?！绊椖繂忧埃覀儠怨?、性能與面積（PPA）指標(biāo)為核心，制定架構(gòu)層面的技術(shù)規(guī)格，這也是多裸片方案決策的關(guān)鍵階段，”新思科技硬件工程經(jīng)理Esha Dubey表示，“隨后，團(tuán)隊還需評估成本、功耗以及所需的熱仿真方案——這些均是芯片架構(gòu)師需要決策的內(nèi)容。若采用2D、2.5D或多裸片3D堆疊設(shè)計，則需要先完成相應(yīng)的布局規(guī)劃。接下來，需開展裸片間互聯(lián)的合規(guī)性檢查；同時，由于我們也提供各類IP核，設(shè)計團(tuán)隊還需確定IP核之間的互聯(lián)方案?！?/p>
圖1 多裸片架構(gòu)設(shè)計流程
圖表：模塊級架構(gòu)設(shè)計流程，包含自動劃分、形狀優(yōu)化、可行性分析及最終架構(gòu)確定等環(huán)節(jié)。來源：新思科技（Synopsys）
從單片集成轉(zhuǎn)向多裸片方案的決策，取決于從架構(gòu)設(shè)計到制造成本的諸多因素。這一轉(zhuǎn)型兼具技術(shù)屬性與戰(zhàn)略屬性，會對芯片的設(shè)計和制造全流程產(chǎn)生影響。為深入理解這一轉(zhuǎn)型趨勢，有必要探究這些因素之間的相互作用，以及它們對芯片產(chǎn)業(yè)發(fā)展方向的影響。
“我們需要先了解芯粒生態(tài)系統(tǒng)的形成邏輯?！笔堑驴萍糆DA（Keysight EDA）EDA產(chǎn)品集成經(jīng)理Stephen Slater表示，“過去，單一裸片的尺寸不斷增大，在晶圓上占據(jù)的面積越來越多，這導(dǎo)致了一系列制造問題，例如晶圓上出現(xiàn)局部區(qū)域參數(shù)超標(biāo)。一旦出現(xiàn)此類問題，整個裸片都將報廢，最終導(dǎo)致良率極低。通過將芯片功能拆分為更小的模塊，單枚晶圓可產(chǎn)出的裸片數(shù)量會顯著增加，從而有效提升生產(chǎn)良率。FPGA廠商、CPU廠商以及NVIDIA等行業(yè)領(lǐng)軍企業(yè)，率先通過多芯片互聯(lián)技術(shù)實現(xiàn)了計算功能的擴(kuò)展，達(dá)成了單一晶圓工藝升級無法企及的性能目標(biāo)。隨著越來越多的復(fù)雜功能被轉(zhuǎn)移至封裝環(huán)節(jié)，業(yè)界開始更加關(guān)注如何規(guī)避潛在的性能瓶頸。例如，在實現(xiàn)芯片間高速信號傳輸時，信號互聯(lián)會不可避免地帶來一定的延遲，同時存在串?dāng)_風(fēng)險。目前，芯粒生態(tài)系統(tǒng)中的多數(shù)企業(yè)都會采用UCIe等數(shù)字標(biāo)準(zhǔn)來實現(xiàn)高速互聯(lián)。UCIe標(biāo)準(zhǔn)同時支持通用封裝和先進(jìn)封裝：在通用封裝方案中，通常采用傳統(tǒng)的有機(jī)封裝基板，信號通過基板實現(xiàn)芯片間傳輸；而在先進(jìn)封裝方案中，則會引入硅基互聯(lián)結(jié)構(gòu)——這種硅基互聯(lián)本身就是一枚集成電路，需要與互聯(lián)的芯粒進(jìn)行協(xié)同封裝。后者作為一種高密度互聯(lián)方案，能夠支持超高數(shù)據(jù)傳輸速率，同時實現(xiàn)最大化的互聯(lián)密度?！?/p>
這就要求工程團(tuán)隊投入更多精力開展信號完整性（SI）和電源完整性（PI）分析。“這是我們重點關(guān)注的領(lǐng)域，我們發(fā)現(xiàn)客戶正投入大量研發(fā)周期用于這類互聯(lián)鏈路的設(shè)計與優(yōu)化，”Slater補(bǔ)充道，“設(shè)計人員需要特別關(guān)注版圖布局，尤其是硅中介層的布局——由于中介層沒有用于回流電流的實心接地平面（通常采用網(wǎng)格狀接地平面），其布局設(shè)計的難度更高。此外，芯粒系統(tǒng)中一個日益凸顯的問題是：如何通過低阻抗、低電阻的路徑，為芯片各模塊精準(zhǔn)供電。我們還發(fā)現(xiàn)，采用先進(jìn)封裝技術(shù)的應(yīng)用場景，往往是大電流、低電壓的工作場景，這為電源垂直傳輸設(shè)計帶來了巨大挑戰(zhàn)。”
多裸片封裝方案需要投入更多的研發(fā)工作量和時間成本，且根據(jù)技術(shù)路線和目標(biāo)負(fù)載的不同，其初期實施成本可能會顯著高于單片集成方案。“只有在‘非用不可’的情況下，企業(yè)才會選擇多裸片方案，”Bhatnagar指出，“多裸片設(shè)計意味著需要多次流片，因此掩膜版和封裝的整體成本會大幅上升?！?/p>
多裸片方案的成本控制，在一定程度上取決于工程團(tuán)隊對該類架構(gòu)的技術(shù)駕馭能力。“綜合考量性能、功耗、面積和成本等因素，若芯片功能可實現(xiàn)單片集成，其性能無疑是最優(yōu)的，”Bhatnagar表示，“一旦采用裸片間互聯(lián)，就必然會產(chǎn)生性能瓶頸，因為數(shù)據(jù)傳輸需要經(jīng)過互聯(lián)鏈路——這也是功能劃分至關(guān)重要的原因。設(shè)計人員需要通過合理的功能劃分，將裸片間的數(shù)據(jù)傳輸量降至最低?！?/p>
多裸片設(shè)計中的功耗問題同樣備受關(guān)注?！奥闫g的數(shù)據(jù)傳輸會產(chǎn)生額外的功耗開銷，但另一方面，如果部分功能模塊可以沿用成熟工藝節(jié)點，而非采用漏電率更高的先進(jìn)工藝，就能實現(xiàn)功耗的節(jié)約，”Bhatnagar解釋道，“當(dāng)芯片被拆分為多裸片后，原本芯片內(nèi)部的標(biāo)準(zhǔn)單元互聯(lián)，就轉(zhuǎn)變?yōu)橥ㄟ^封裝實現(xiàn)的裸片間互聯(lián)。因此，單次大規(guī)模數(shù)據(jù)傳輸?shù)墓?，會遠(yuǎn)高于單片集成芯片內(nèi)部的數(shù)據(jù)傳輸功耗。這是所有客戶都希望大幅改善的痛點；而作為UCIe和裸片間互聯(lián)IP核供應(yīng)商，降低互聯(lián)功耗也是我們的首要目標(biāo)——因為客戶在決定采用多裸片方案的那一刻，就會直面這一問題?！?/p>
多裸片封裝的經(jīng)濟(jì)性考量
從平面系統(tǒng)級芯片（SoC）轉(zhuǎn)向多裸片封裝的決策，經(jīng)濟(jì)性是核心考量因素之一。
“如果將整個SoC芯片遷移至2nm等先進(jìn)工藝節(jié)點，晶圓成本——即單片裸片的成本會非常高昂。此外，若芯片設(shè)計規(guī)模較大，良率會偏低。高晶圓成本疊加低良率，最終會導(dǎo)致單顆芯片的成本居高不下，”Bhatnagar解釋道，“以GPU或高性能計算核心的遷移為例，采用多裸片方案后，設(shè)計人員只需將這部分核心模塊遷移至先進(jìn)工藝節(jié)點，其余功能模塊則可繼續(xù)沿用成熟工藝。這種情況下，不僅晶圓成本和單顆芯片成本會降低，設(shè)計成本也能得到有效控制。例如，射頻（RF）接口模塊從多裸片方案中獲益有限，設(shè)計人員完全可以保留其成熟工藝方案——這部分模塊經(jīng)過充分驗證，性能穩(wěn)定可靠，不僅能降低設(shè)計成本，還能提升產(chǎn)品的整體可靠性，無需將所有模擬電路模塊重新設(shè)計并遷移至新工藝節(jié)點?！?/p>
過去幾年間，封裝成本也在持續(xù)下降。隨著新廠商入局，先進(jìn)封裝技術(shù)的可及性顯著提升，設(shè)計人員也在積極利用這一利好條件。
多裸片方案的關(guān)鍵考量因素
芯片架構(gòu)師通常是決定是否采用功能解耦方案的核心角色。他們會根據(jù)產(chǎn)品需求定義芯片功能，例如，超大規(guī)模數(shù)據(jù)中心可能會要求芯片支持112、224或448 Gbps的傳輸吞吐量。
“基于這些需求，架構(gòu)師會從IP核產(chǎn)品組合中篩選合適的方案，判斷其是否支持多裸片架構(gòu)?！毙滤伎萍糞oC工程高級總監(jiān)Shawn Nikoukary表示，“接下來需要重點考量功耗指標(biāo)——尤其是在數(shù)據(jù)中心應(yīng)用中，功耗是最重要的設(shè)計約束條件之一。因此，在架構(gòu)設(shè)計階段，團(tuán)隊必須充分挖掘所有可能的功耗優(yōu)化空間，而這往往會推動設(shè)計方案向先進(jìn)封裝技術(shù)傾斜。為了在低功耗、小工藝節(jié)點下實現(xiàn)IP核的超高數(shù)據(jù)傳輸速率，采用先進(jìn)封裝技術(shù)成為一種必然選擇?！?/p>
此外，還需考量架構(gòu)設(shè)計和工具鏈的適配性?！岸嗦闫桨傅暮诵霓D(zhuǎn)折點在于系統(tǒng)集成的復(fù)雜度，而非單純的工藝制程升級，”ChipAgents首席執(zhí)行官William Wang表示，“當(dāng)系統(tǒng)級集成的各項指標(biāo)（延遲、帶寬、電源域、復(fù)位機(jī)制、時鐘同步）無法通過單片集成的RTL設(shè)計和后期物理簽核進(jìn)行可靠驗證時，先進(jìn)封裝技術(shù)就成為必然選擇。芯粒的邊界，將架構(gòu)設(shè)計的假設(shè)條件轉(zhuǎn)化為硬性的技術(shù)約束。一旦邏輯功能跨裸片分布，接口的正確性、延遲特性、協(xié)議規(guī)范以及電源和復(fù)位的響應(yīng)行為，都必須被明確定義并持續(xù)驗證。這類隱性的設(shè)計違規(guī)，是導(dǎo)致芯片后期驗證失敗的主要原因之一?！?/p>
設(shè)計工具鏈本身也需要具備足夠的魯棒性?！肮ぞ哝?zhǔn)У母矗谟诩軜?gòu)設(shè)計的意圖無法通過機(jī)器自動驗證。”William Wang指出，“技術(shù)規(guī)格文檔、設(shè)計示意圖、RTL代碼和集成腳本，都會隨著項目推進(jìn)產(chǎn)生偏差。ChipAgents的核心優(yōu)勢在于，能夠?qū)⒓軜?gòu)設(shè)計意圖轉(zhuǎn)化為RTL設(shè)計和集成階段的可自動驗證約束條件，并在封裝方案和芯片流片決策敲定前完成驗證。”
多裸片設(shè)計面臨著諸多相互交織的挑戰(zhàn)。盡管技術(shù)不斷進(jìn)步，但EDA工具的發(fā)展速度仍落后于封裝技術(shù)的迭代步伐。“設(shè)計過程中必須開展仿真驗證，而信號完整性是其中的關(guān)鍵環(huán)節(jié)。”Shawn Nikoukary表示，“過去的封裝仿真主要針對PCB封裝，如今則需要針對芯片內(nèi)部的硅基結(jié)構(gòu)進(jìn)行仿真。相關(guān)的仿真類型和工具正在快速發(fā)展。多裸片方案的決策并非由單一因素決定，而是需要綜合考量IP核、架構(gòu)設(shè)計、生態(tài)系統(tǒng)和工具鏈等多個維度，是一個復(fù)雜的系統(tǒng)性問題。如今的封裝廠商正處于行業(yè)的核心位置——他們需要整合各類芯粒，解決熱學(xué)、電學(xué)、電磁干擾與壓降（EMIR）、力學(xué)等多物理場的仿真驗證問題，同時還需與生態(tài)伙伴協(xié)作，確保設(shè)計方案所需的工藝設(shè)計套件（PDK）能夠及時到位。只有這樣，當(dāng)芯片設(shè)計完成時，新技術(shù)才能實現(xiàn)量產(chǎn)落地，同時保證良率達(dá)標(biāo)?！?/p>
圖表：面向前期架構(gòu)設(shè)計的一體化探索至簽核平臺，涵蓋功能需求分析、可行性驗證、原型設(shè)計及量產(chǎn)制造等環(huán)節(jié)。來源：新思科技（Synopsys）
不過，設(shè)計工具的性能也在持續(xù)提升。“與早期的先進(jìn)封裝設(shè)計工具相比，如今的工具效率比手工布局高出10倍以上?！盨hawn Nikoukary補(bǔ)充道，“工具鏈已全面引入人工智能技術(shù)實現(xiàn)自動化設(shè)計，相關(guān)技術(shù)仍在快速迭代。這并非是一個挑戰(zhàn)疊加另一個挑戰(zhàn)的困境，而是有越來越多的解決方案正在加速落地，行業(yè)也在不斷探索更高效的設(shè)計方法。例如，當(dāng)一個封裝中需要集成50顆以上的芯粒時，傳統(tǒng)的設(shè)計流程和工具已經(jīng)完全無法滿足需求。”
那么，企業(yè)為何要選擇多裸片方案？“其核心目標(biāo)是在降低成本的同時提升性能。”西門子EDA的Pratyush Kamal表示，“高帶寬內(nèi)存（HBM）就是一個典型案例——它屬于系統(tǒng)集成的范疇，而非功能解耦。過去，內(nèi)存芯片通常位于主板上（如DDR內(nèi)存），而現(xiàn)在，HBM已被集成到封裝內(nèi)部。”
類似的技術(shù)趨勢也出現(xiàn)在6G通信領(lǐng)域?！案鲊荚诖罅ν苿尤S異構(gòu)集成（3DHI）技術(shù)的發(fā)展，這是因為6G通信需要使用100GHz以上的頻譜資源?！盤ratyush Kamal解釋道，“通信原理的基本常識告訴我們，天線的尺寸與載波波長直接相關(guān)，天線的間距不能小于某一臨界值。因此，當(dāng)6G載波的波長進(jìn)入微米級別時，天線就必須集成到封裝內(nèi)部，形成完整的6G通信棧。美國國防高級研究計劃局（DARPA）正致力于推動這一技術(shù)的研發(fā)，其他國家的政府也在積極跟進(jìn)。這是由物理原理決定的技術(shù)發(fā)展方向。美國正在推進(jìn)的‘下一代微電子制造計劃（NGMM）’就是一例——該項目由DARPA和得克薩斯州政府聯(lián)合資助，西門子是合作方之一。2024年，得克薩斯電子研究所獲得了15億美元的資金支持，用于建設(shè)三維異構(gòu)集成制造設(shè)施。美國超過20家企業(yè)和高校都參與了該項目。實現(xiàn)6G技術(shù)的全面系統(tǒng)級應(yīng)用，是我們的最終目標(biāo)?！?/p>
未來展望
那么，如何才能降低工程團(tuán)隊向多裸片方案遷移的門檻？業(yè)內(nèi)的普遍共識是：減少技術(shù)路線的選擇冗余。
“對于希望參與開放式芯粒生態(tài)或芯粒交易市場的用戶而言，當(dāng)前面臨的一大挑戰(zhàn)是技術(shù)方案的多樣性過于繁雜，”楷登電子的Bhatnagar表示，“目前，芯粒的技術(shù)變體數(shù)量過多。我負(fù)責(zé)UCIe和定制化Ultralink裸片間互聯(lián)IP核的相關(guān)工作，因此十分清楚技術(shù)變體的龐大規(guī)模。去年，我在為新入職員工做培訓(xùn)時提到，僅在單一工藝節(jié)點下，不考慮3D堆疊方案，僅2D和2.5D集成方案就可以衍生出32種UCIe技術(shù)變體。這恰恰是問題的癥結(jié)所在——當(dāng)市場被切割為過多細(xì)分領(lǐng)域時，企業(yè)很難開發(fā)出具有廣泛市場吸引力的芯粒產(chǎn)品。畢竟，企業(yè)可能針對A市場啟動芯粒研發(fā)，但兩年后產(chǎn)品面市時，市場需求或許已經(jīng)轉(zhuǎn)向了C方向。因此，推動行業(yè)形成一定的技術(shù)共識與整合，將對多裸片技術(shù)的發(fā)展起到積極作用。”
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